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    • 专利摘要:
    本發明係提供一種製造介於記憶體閘極堆疊及選擇閘極之間具有鰭狀結構的分離閘極記憶體單元。實施例包括在該記憶體閘極堆疊下方的第一通道區及在該選擇閘極下方的第二通道區。
    公开号:TW201308520A
    申请号:TW100149132
    申请日:2011-12-28
    公开日:2013-02-16
    发明作者:Shyue Seng Jason Tan；Eng Huat Toh；Elgin Quek
    申请人:Globalfoundries Sg Pte Ltd；
    IPC主号:H01L27-00
    专利说明:
    雙閘極式快閃記憶體
    本發明係揭露有關於一種具有提高資料保持及單元耐久性的快閃記憶體。具體而言，本發明係有關於一種用於32奈米(nm)技術及更先進技術的快閃記憶體。
    分離閘極快閃記憶體技術已被廣泛使用在中低密度的應用。然而，習知分離閘極快閃記憶體結構的設計共同使用相同的通道，用以進行讀取、抹除及編程(或寫入)操作，其將構成嚴重的可靠性問題如資料保持及單元耐久性。對於提高資料保持及增進耐久性的特點已作出努力，例如，如第1A圖所示的結構，係包括源極區101、汲極區103及105、溝渠介電質107、通道區109及111、浮動閘極113、以及控制閘極115，利用單獨的通道區109及111進行讀取及編程。如第1B圖及第1C圖所示，讀取操作使用左電晶體，而編程操作使用右電晶體。因此，該結構將不容易退化，因為有關於用於讀取指定的通道區並無適用於穿隧氧化層的編程應力，因此，與習知的結構相比能提供更佳的資料保持及單元耐久性。
    此種方法已被證實具有以下幾個方面的問題。例如，如第1D圖所示，抹除操作使用兩個電晶體。因此，抹除及讀取操作都會在相同通道上執行，使該讀取指定通道區承受抹除所引起的惡化。該寫入指定通道在讀取操作期間亦可能經受閘極干擾，由於應力所引起的漏電流(stress-induced leakage current；SILC)導致不希望得到的資料洩漏。此外，如第1A圖所示的結構在編程過程中(例如，由於雙通道導致CTOT上升)產生低閘極耦合比(例如，CFG/CTOT)，其係意味著編程效率下降。
    因此，存在需要具有提高資料保持及單元耐久性的快閃記憶體裝置及其啟用方法。
    本發明揭露的態樣為一種製造具有提高資料保持及單元耐久性的記憶體裝置之方法。
    本發明揭露的另一態樣為一種具有提高資料保持及單元耐久性的記憶體裝置。
    本發明揭露的額外態樣及其他特徵將在以下的內容中加以描述，其中某些部分對於本領域中具有通常技術者而言，在檢視過以下的內容後，會認為是顯而易見的，或者也可從本發明的實作中加以學習。本發明的優點，可藉由附隨的申請專利範圍中所特別指出的，來加以實現及獲得。
    根據本發明揭露的態樣，一些技術效果可藉由一種方法部分達成，該方法包含：在基板上提供鰭狀結構；鄰近該鰭狀結構的第一側表面提供記憶體閘極堆疊；以及鄰近該鰭狀結構的第二側表面提供選擇閘極。
    本發明揭露的態樣包括：在該記憶體閘極堆疊下方提供第一通道區，以及在該選擇閘極下方提供第二通道區。例如，該第一通道區進行編程及/或抹除，以及該第二通道區進行讀取。
    本發明揭露的另一態樣包括在該鰭狀結構的反側表面上提供記憶體閘極堆疊及選擇閘極。本發明揭露的其他態樣包括藉由蝕刻基板提供鰭狀結構。實施例包括：蝕刻形成具有上表面的鰭狀結構；提供該記憶體閘極堆疊及該選擇閘極堆疊，係藉由：在該鰭狀結構的第一側表面上沈積浮動閘極材料；在該鰭狀結構的第二側表面上沈積選擇閘極材料；平坦化該浮動閘極材料及選擇閘極材料，使其實質上與該鰭狀結構的上表面共面；以及鄰近該浮動閘極材料的側表面沈積控制閘極材料。其他實施例包括在沈積該浮動閘極及選擇閘極材料之前，氧化該鰭狀結構的第一及第二側表面；以及在沈積該控制閘極材料之前，在該浮動閘極材料的側表面上形成介電層。在某些實施例中，該浮動閘極材料與該選擇閘極材料可以不同。在其他實施例中，該浮動閘極材料與選擇閘極材料可以相同。
    本發明揭露的進一步態樣包括：鄰近該選擇閘極提供第二鰭狀結構；以及鄰近該第二鰭狀結構的側表面，相對於該選擇閘極，提供第二記憶體閘極堆疊。其他的態樣包括：在基板上鄰近但與該選擇閘極隔開，提供第二記憶體閘極堆疊；鄰近該第二記憶體閘極堆疊提供第二鰭狀結構；以及鄰近該第二鰭狀結構，相對於該第二記憶體閘極堆疊，提供第二選擇閘極。
    本發明的額外態樣包括一種裝置，該裝置包括：在基板上的鰭狀結構；鄰近該鰭狀結構的第一側表面之記憶體閘極堆疊；以及鄰近該鰭狀結構的第二側表面之選擇閘極。
    態樣包括一種裝置，該裝置具有在該記憶體閘極堆疊下方的第一通道區，以及在該選擇閘極下方的第二通道區。例如，該第一通道區進行編程及/或抹除，以及該第二通道區進行讀取。
    本發明揭露的另一態樣包括一種裝置，其係具有在該鰭狀結構的反側表面上之記憶體閘極堆疊及選擇閘極。其他態樣包括記憶體閘極堆疊，該記憶體閘極堆疊包括：鄰近該鰭狀結構的浮動閘極，以及鄰近該浮動閘極之控制閘極。實施例包括具有介於該選擇閘極及該鰭狀結構之間以及介於該浮動閘極及該鰭狀結構之間的氧化物。其他實施例包括具有介於該浮動閘極及控制閘極之間的介電層。
    進一步的態樣包括一種裝置，該裝置具有：鄰近該選擇閘極的第二鰭狀結構，以及鄰近該第二鰭狀結構的側表面，相對於該選擇閘極的第二記憶體閘極堆疊。其他的態樣包括一種裝置，該裝置具有：在基板上鄰近但與該選擇閘極隔開的第二記憶體閘極堆疊；鄰近該第二記憶體閘極堆疊的第二鰭狀結構；以及鄰近該第二鰭狀結構，相對於該第二記憶體閘極堆疊的第二選擇閘極。
    本發明揭露的另一態樣包括：蝕刻該基板以形成與該第一鰭狀結構隔開的第一鰭狀結構及第二鰭狀結構；在該基板上形成氧化物；定時蝕刻該氧化物以曝露該第一及第二鰭狀結構的上部；氧化該第一及第二鰭狀結構所曝露的上部；鄰近該第一及第二鰭狀結構的第一側表面，介於該第一及第二鰭狀結構的氧化部分之間沈積選擇閘極材料；鄰近該第一及第二鰭狀結構的氧化部分之間沈積浮動閘極材料；平坦化該選擇閘極材料、浮動閘極材料、以及第一及第二鰭狀結構，使其實質上共面；以及鄰近該浮動閘極材料的側表面及鄰近該第一鰭狀結構，形成第一介電層，鄰近該浮動閘極材料的側表面及鄰近該第二鰭狀結構，形成第二介電層；以及鄰近該第一及第二介電層沈積控制閘極材料。
    對於本領域中熟習此技藝之技術者而言，從以下的詳細描述中，可明顯地認識到本案的額外態樣及技術效果，其中，本發明的實施例僅藉由例示用以實行本發明的最佳模式來加以描述。將會瞭解到，本發明可有其他不同的實施例，並且，可針對各種顯而易知的方面，修改部分的細節，而不致背離本發明。因此，圖式及描述其本質僅視為例示之用，而非用以限制本發明。
    在以下的描述中，為了解釋的目的，列出各種特定的細節，以提供示範實施例的全盤瞭解。然而，很明顯地，示範實施例不需要這些特定細節、或以均等配置，也可加以實行。在其他例子中，衆所周知的結構及裝置是以方塊圖的表現形式加以顯示，以避免不必要地模糊示範實施例。此外，除非特別指明，否則應瞭解到，說明書及圖式中所使用的所有數字表示的數量、比例、以及成分及反應條件等的數值特性。在所有例子中，均可藉由“大約”這個術語來加以修正。
    根據習知快閃記憶體裝置，尤其是分離閘極快閃記憶體裝置，本發明面對並解決其伴隨的讀取/編程干擾及單元惡化。本發明面對並解決特別是藉由這樣的問題，係提供介於記憶體閘極堆疊及選擇閘極的鰭狀結構以將讀取操作與編程/抹除操作分離。實施例包括提供在該記憶體閘極堆疊下方提供第一通道區，以及在該選擇閘極下方提供第二通道區。例如，該第一通道區進行編程及/或抹除，以及該第二通道區進行讀取，從而提供單獨的通道區進行讀取及編程。因此，資料保持及該裝置的耐久性可得到明顯改善。
    根據本發明的實施例，第2圖示意地例示一個三維視圖，以及第3圖示意地例示相應的二維視圖，其為介於記憶體閘極堆疊及選擇閘極之間具有鰭狀結構的分離閘極結構。如第2圖所例示，該分離閘極結構包括基板201、井203、介電層205、鰭狀結構207、記憶體閘極堆疊209、選擇閘極211、第一穿隧氧化層213、通道區215及217、選擇線219、以及字元線221。記憶體閘極堆疊209包括控制閘極223、介電層225(例如，多晶矽層間介電質)、浮動閘極227、以及第二穿隧氧化層229。源極/汲極區(未顯示，為了方便例示起見)是位於鰭狀結構207的兩端。
    通過單獨的通道將讀取操作與編程/抹除操作分離可避免大量的裝置惡化，如氧化物密度界面陷阱引發洩漏及移動性惡化。例如，通道區215可為編程/抹除通道，以及通道區217可為讀取通道。因此，在編程/抹除操作過程中該讀取通道亦可脫離惡化。此外，在讀取操作過程中該記憶體狀態將不受影響，因為在編程/抹除通道該穿隧氧化層213的界面陷阱密度仍是未被填充(而不是被電活性)。而該浮動閘極227的資料洩漏亦無法防止，由於在編程/抹除通道不執行讀取操作，且在編程/抹除通道可避免讀取操作導致的閘極干擾。此外，與第1A圖的結構相比較，由於高耦合比可提高編程效率。因此，如第2圖及第3圖所例示的結構顯示出提高的資料保持、更佳的耐久性特點、以及增加的編程效率。
    根據本發明揭露的實施例，第4A圖及第4C圖示意地例示記憶體陣列配置及佈局。第4A圖例示該記憶體陣列配置，係包括控制閘極401、選擇閘極403、源極線405、以及字元線407。根據第4B圖及第4C圖的佈局所示，在第4B圖所例示的佈局，其中復包括浮動閘極409及鰭狀結構411，除了第4A圖中引用的組件外，提供該選擇閘極403作為單獨的節點，從而減輕接觸定位的要求。此外，與習知設計相比，可提供減小單元尺寸的佈局。在第4C圖所例示的佈局中，提供選擇閘極403作為共用節點，以產生更緊密的設計。
    根據本發明揭露的實施例，第5A圖至第5K圖示意地例示處理流程的二維視圖，用以提供介於記憶體閘極堆疊及選擇閘極之間具有鰭狀結構的分離閘極結構。參照第5B圖，硬遮罩材料(例如，氮化矽)沈積在基板501上方，以形成硬遮罩層503，接著，藉由光阻圖案化形成光阻圖案505。第5B圖係基於光阻圖案505例示硬遮罩層503及基板501的蝕刻以形成鰭狀結構507，例如，30nm至150nm的高度。第5C圖例示氧化物沈積，例如氧化矽(SiO2)，在基板501上方形成氧化層509。如第5D圖所示，藉由化學機械拋光(CMP)執行平坦化，使得硬遮罩層503的上表面與氧化層509實質上共面。
    參照第5E圖，氧化層509接著定時蝕刻，然後移除該硬遮罩層503。例如，藉由1分鐘(min)至20min的乾/濕蝕刻，可執行蝕刻。如第5圖所示，可執行標準隔離及井佈植510，從而形成井511。如第5G圖所示，該鰭狀結構接著被氧化，形成厚度為60埃()至150 的氧化層513(例如，SiO2)，然後藉由沈積浮動閘極材料及選擇閘極材料的氧化步驟，該浮動閘極材料與該選擇閘極材料可以相同(例如，浮動/選擇閘極材料515)(例如，多晶矽)。如第5H圖所示，再次執行平坦化，例如藉由CMP，將該氧化層513與穿隧氧化層517分離，並形成浮動閘極519及選擇閘極521。此外，執行平坦化，使得硬遮罩層507的上表面、穿隧氧化層517、浮動閘極519及選擇閘極521實質上共面。
    如第5I圖所示，沈積硬遮罩材料及浮動閘極遮罩，且蝕刻該硬遮罩及浮動閘極，留下縮小至50nm至100nm尺寸之硬遮罩層523及浮動閘極519。第5J圖例示在浮閘極519側壁上沈積介電質材料以形成介電層525(例如，多晶矽層間介電質如SiO2或ONO)及沈積控制閘極材料，例如多晶矽，鄰近介電層525。平坦化該控制閘極材料，停止於硬遮罩523，且藉由遮罩蝕刻形成控制閘極527。然後可形成墊片(未顯示，為了方便例示起見)，以及可執行標準源極/汲極佈植。第5K圖例示進一步的步驟，如快速熱退火(rapid thermal anneal；RTA)及移除硬遮罩層523，係可以習知的方式執行。然後繼續進行習知的處理。第6A圖至第6C圖示意地例示分別相應於第5I圖至第5K圖的三維視圖。
    本發明揭露的實施例可達成數種技術效果，包含提高資料保持、優越的單元耐久性、提高的編程效率、以及並縮小的單元尺寸。本發明可應用至各種類型，例如，微處理器、智慧型手機、行動電話、蜂巢式手機，機上盒、DVD錄影機及播放機、汽車導航、印表機及週邊設備、網路及電信裝備、遊戲系統、以及數位相機。因此，本發明可應用於各種半導體裝置類型的工業適用性。
    在先前的段落中，本發明是參考本發明的特定示範實施例來加以描述。然而，很明顯地，可對本發明作出各種修正及改變，而不致於背離本發明在申請專利範圍中所呈現的最廣精神及範圍。因此，該說明書及圖式將被視為例示、而非限制之用。應瞭解到，本發明可使用不同的其他組合及實施例，並因此可在本文所表示的發明概念的範圍內，作任何的改變或修正。
    101．．．源極區
    103、105．．．汲極區
    107．．．溝渠介電質
    109、111、215、217．．．通道區
    113、227、409、519．．．浮動閘極
    115、223、401、527．．．控制閘極
    201、501．．．基板
    203、511．．．井
    205、225、525．．．介電層
    207、441、507．．．鰭狀結構
    209．．．記憶體閘極堆疊
    211、403、521．．．選擇閘極
    213．．．第一穿隧氧化層
    219．．．選擇線
    221、407．．．字元線
    229．．．第二穿隧氧化層
    405．．．源極線
    503．．．硬遮罩層
    505．．．光阻圖案
    509、513．．．氧化層
    510．．．井植入
    515．．．浮動/選擇閘極材料
    517．．．穿隧氧化層
    523．．．硬遮罩
    本發明是藉由範例附隨圖式中的圖形來加以例示，而非限制之用，在該圖式中，相同的參考編號視為類似的元件，其中：
    第1A圖至第1D圖係示意地例示分離閘極非揮發性記憶體元件及相關的電路圖；
    第2圖及第3圖係根據本發明揭露的實施例，示意地分別例示介於記憶體閘極堆疊及選擇閘極之間具有鰭狀結構的分離閘極結構之三維視圖及二維視圖；
    第4A圖至第4C圖係根據本發明揭露的實施例，示意地例示記憶體陣列配置及相關佈局；
    第5A圖至第5K圖係根據本發明揭露的實施例，示意地例示處理流程的二維視圖，用以提供介於記憶體閘極堆疊及選擇閘極之間具有鰭狀結構的分離閘極結構；以及
    第6A圖至第6C圖係示意地分別例示相應於第5I圖至第5K圖之三維視圖。
    201．．．基板
    203．．．井
    205、225．．．介電層
    207．．．鰭狀結構
    209．．．記憶體閘極堆疊
    211、219．．．選擇閘極
    213．．．第一穿隧氧化層
    215、217．．．通道區
    221．．．字元線
    223．．．控制閘極
    227．．．浮動閘極
    229．．．第二穿隧氧化層
    权利要求:
    Claims (20)
    [1] 一種方法，係包括：在基板上提供鰭狀結構；鄰近該鰭狀結構的第一側表面提供記憶體閘極堆疊；以及鄰近該鰭狀結構的第二側表面提供選擇閘極。
    [2] 如申請專利範圍第1項所述的方法，係包括：在該記憶體閘極堆疊下方提供第一通道區；以及在該選擇閘極下方提供第二通道區。
    [3] 如申請專利範圍第2項所述的方法，其中該第一通道區進行編程及/或抹除，以及該第二通道區進行讀取。
    [4] 如申請專利範圍第1項所述的方法，係包括在該鰭狀結構的反側表面提供記憶體閘極堆疊及選擇閘極。
    [5] 如申請專利範圍第4項所述的方法，係包括藉由蝕刻基板提供鰭狀結構。
    [6] 如申請專利範圍第5項所述的方法，係包括：蝕刻形成具有上表面的鰭狀結構；以及提供記憶體閘極堆疊及選擇閘極堆疊，係藉由：在該鰭狀結構的第一側表面上沈積浮動閘極材料；在該鰭狀結構的第二側表面上沈積選擇閘極材料；平坦化該浮動閘極材料及選擇閘極材料，使其實質上與該鰭狀結構的上表面共面；以及鄰近該浮動閘極材料的側表面沈積控制閘極材料。
    [7] 如申請專利範圍第6項所述的方法，其中該浮動閘極材料與選擇閘極材料相同。
    [8] 如申請專利範圍第6項所述的方法，係包括：在沈積該浮動閘極及選擇閘極材料之前，氧化該鰭狀結構的該第一及第二側表面；以及在沈積該控制閘極材料之前，在該浮動閘極材料的側表面上形成介電層。
    [9] 如申請專利範圍第4項所述的方法，係包括：鄰近該選擇閘極提供第二鰭狀結構；以及鄰近該第二鰭狀結構的側表面，相對於該選擇閘極，提供第二記憶體閘極堆疊。
    [10] 如申請專利範圍第4項所述的方法，係包括：在基板上鄰近但與該選擇閘極隔開，提供第二記憶體閘極堆疊；鄰近該第二記憶體閘極堆疊提供第二鰭狀結構；以及鄰近該第二鰭狀結構，相對於該第二記憶體閘極堆疊，提供第二選擇閘極。
    [11] 一種裝置，係包括：在基板上的鰭狀結構；鄰近該鰭狀結構的第一側表面之記憶體閘極堆疊；以及鄰近該鰭狀結構的第二側表面之選擇閘極。
    [12] 如申請專利範圍第11項所述的方法，係包括：在該記憶體閘極堆疊下方的第一通道區；以及在該選擇閘極下方的第二通道區。
    [13] 如申請專利範圍第12項所述的方法，其中該第一通道區進行編程及/或抹除，以及該第二通道區進行讀取。
    [14] 如申請專利範圍第11項所述的方法，係包括在該鰭狀結構的反側表面上之記憶體閘極堆疊及選擇閘極。
    [15] 如申請專利範圍第14項所述的方法，其中該記憶體閘極堆疊包括：鄰近該鰭狀結構的浮動閘極；以及鄰近該浮動閘極的控制閘極。
    [16] 如申請專利範圍第15項所述的方法，復包括介於該選擇閘極及該鰭狀結構之間以及介於該浮動閘極及該鰭狀結構之間的氧化物。
    [17] 如申請專利範圍第16項所述的方法，復包括介於該浮動閘極及該控制閘極之間的介電層。
    [18] 如申請專利範圍第11項所述的方法，係包括：鄰近該選擇閘極的第二鰭狀結構；以及鄰近該第二鰭狀結構的側表面，相對於該選擇閘極的第二記憶體閘極堆疊。
    [19] 如申請專利範圍第11項所述的方法，復包括：在基板上鄰近但與該選擇閘極隔開的第二記憶體閘極堆疊；鄰近該第二記憶體閘極堆疊的第二鰭狀結構；以及鄰近該第二鰭狀結構，相對於該第二記憶體閘極堆疊的第二選擇閘極。
    [20] 一種方法，係包括：蝕刻該基板以形成與該第一鰭狀結構隔開的第一鰭狀結構及第二鰭狀結構；在該基板上形成氧化物；定時蝕刻該氧化物以曝露該第一及第二鰭狀結構的上部；氧化該第一及第二鰭狀結構所曝露的上部；鄰近該第一及第二鰭狀結構的第一側表面，介於該第一及第二鰭狀結構的氧化部分之間沈積選擇閘極材料；鄰近該第一及第二鰭狀結構的氧化部分之間沈積浮動閘極材料；平坦化該選擇閘極材料、浮動閘極材料、以及第一及第二鰭狀結構，使其實質上共面；鄰近該浮動閘極材料的側表面，鄰近該第一鰭狀結構，形成第一介電層，鄰近該浮動閘極材料的側表面，鄰近該第二鰭狀結構，形成第二介電層；以及鄰近該第一及第二介電層沈積控制閘極材料。
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    US20130037877A1|2013-02-14|
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    US7569882B2|2003-12-23|2009-08-04|Interuniversitair Microelektronica Centrum |Non-volatile multibit memory cell and method of manufacturing thereof|
    JP4546117B2|2004-03-10|2010-09-15|ルネサスエレクトロニクス株式会社|不揮発性半導体記憶装置|
    TWI259585B|2005-03-21|2006-08-01|Powerchip Semiconductor Corp|Split gate flash memory and manufacturing method thereof|
    US7205601B2|2005-06-09|2007-04-17|Taiwan Semiconductor Manufacturing Company, Ltd.|FinFET split gate EEPROM structure and method of its fabrication|
    US7791128B2|2005-09-28|2010-09-07|Nxp B.V.|Double gate non-volatile memory device and method of manufacturing|
    KR100663366B1|2005-10-26|2007-01-02|삼성전자주식회사|자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자|
    US7838922B2|2007-01-24|2010-11-23|Freescale Semiconductor, Inc.|Electronic device including trenches and discontinuous storage elements|
    US7528047B2|2007-06-07|2009-05-05|Freescale Semiconductor, Inc.|Self-aligned split gate memory cell and method of forming|
    DE102008030864B4|2008-06-30|2010-06-17|Advanced Micro Devices, Inc., Sunnyvale|Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors|
    JP2011003742A|2009-06-18|2011-01-06|Toshiba Corp|不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法|US9530901B2|2012-01-31|2016-12-27|Taiwan Semiconductor Manufacturing Company, Ltd.|Decoupling finFET capacitors|
    US9171855B2|2013-12-30|2015-10-27|Globalfoundries Singapore Pte. Ltd.|Three-dimensional non-volatile memory|
    CN105826266A|2015-01-06|2016-08-03|中芯国际集成电路制造有限公司|半导体结构的形成方法、静态随机存储器单元|
    WO2017078920A1|2015-11-03|2017-05-11|Silicon Storage Technology, Inc.|Split gate non-volatile flash memory cell having metal gates and method of making same|
    JP6594198B2|2015-12-28|2019-10-23|ルネサスエレクトロニクス株式会社|半導体装置およびその製造方法|
    JP6718248B2|2016-02-17|2020-07-08|ルネサスエレクトロニクス株式会社|半導体装置|
    JP6591311B2|2016-02-24|2019-10-16|ルネサスエレクトロニクス株式会社|半導体装置およびその製造方法|
    US9666589B1|2016-03-21|2017-05-30|Globalfoundries Inc.|FinFET based flash memory cell|
    US10971629B2|2018-06-28|2021-04-06|Taiwan Semiconductor Manufacturing Company, Ltd.|Self-aligned unsymmetrical gateFinFET and methods of forming the same|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/206,780|US9263132B2|2011-08-10|2011-08-10|Double gated flash memory|
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